Учебные проекты по FPGA и RTL

Репозиторий с задачами и мини-проектами по FPGA, RTL, SystemVerilog и Vivado.

В репозитории собраны небольшие проекты: комбинационные и последовательностные модули, простые testbench, задания по временным ограничениям SDC, а также тренировочные проекты по интерфейсам SPI и AXI-Stream.

Структура репозитория

Задачи и мини-проекты

• alu — 4-битный ALU
• binary_coded — BCD-счётчик
• cofe — автомат продажи кофе
• constraints — написание SDC-констрейнтов для MY_DESIGN
• counter — счётчик с конечным автоматом
• flatten_layer — преобразование многомерного массива в одномерный вектор
• vr_pipeline_stage — одностадийный valid-ready pipeline stage
• waveform — формирователь импульса
• spi_master — простой SPI Master для передачи и приёма байта по интерфейсу SPI
• axi_stream_width_converter_32_to_8 — AXI-Stream преобразователь ширины данных из 32 бит в 8 бит
• documents — документ по учебному проекту

Что находится в папках

Обычно в каждой папке проекта находятся:

• RTL-описание модуля на SystemVerilog
• простой testbench для моделирования
• waveform-скриншот результата моделирования, если он нужен для пояснения работы
• локальный README.md с кратким описанием проекта

Назначение репозитория

Репозиторий используется для:

• практики написания RTL-модулей
• отработки базовых подходов к моделированию
• изучения FSM, pipeline и интерфейсной логики
• практики с valid/ready, SPI, AXI-Stream и базовыми timing constraints
• оформления учебных и мини-проектов
• накопления аккуратно оформленного портфолио по цифровой схемотехнике и FPGA

Примечание

Для каждой задачи и мини-проекта оформлен отдельный README.md, на который можно перейти по ссылкам выше.