FPGA / RTL Labs

В этом репозитории собраны мои лабораторные работы по FPGA, RTL-проектированию и автоматизации разработки в Vivado.

Цель репозитория

Репозиторий создан для хранения и систематизации выполненных лабораторных работ, исходных файлов на SystemVerilog, testbench, Tcl-скриптов и сопроводительных материалов.

Основные темы:

• автоматизация работы в Vivado с помощью Tcl;
• разработка RTL-модулей на SystemVerilog;
• моделирование и тестирование;
• синтез и анализ схем;
• работа с памятью, FIFO и вычислительными структурами;
• потоковые интерфейсы и AXI-Stream;
• синхронизация между тактовыми доменами;
• системные шины, APB-периферия и вычисление CRC.

Используемые инструменты

• SystemVerilog
• Xilinx Vivado
• Tcl

Состав репозитория

В репозитории представлены лабораторные работы по следующим темам:

• ЛР1 — Tcl и автоматизация создания проекта в Vivado
• ЛР2 — LUT, CARRY и триггеры
• ЛР3 — DSP-ячейки
• ЛР4 — LUTRAM и BRAM
• ЛР5 — конвейеры и систолические массивы
• ЛР6 — valid-ready, AXI-Stream и credit flow control
• ЛР7 — пересечение доменов тактовых частот
• ЛР8 — системная шина APB и вычислитель CRC