Projeto RISC-V - Simulação em Verilog

Ferramentas e Pré-requisitos

Para compilar e executar este projeto, você precisará de:

• Icarus Verilog: Utilizado para compilar o código Verilog e executar a simulação.
• Python 3: Necessário para executar o script do montador (main.py).

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Como Executar a Simulação

Siga os passos abaixo a partir do terminal, na pasta raiz do projeto.

Passo 1: Montar o Código de Teste (Assembly → Binário)

Portanto, o primeiro passo é usar o montador do TP01 para traduzir o arquivo teste_grupo16.asm.

(Já deixamos um código salvo em 'teste_grupo16' para facilitação. Para usá-lo, basta pular para o passo 2)

python montador_tp01/main.py

• Nome do arquivo solicitado:

testes/teste_grupo16

• Opção de saída: escolha a opção 2 (imprimir binário no terminal).

Copie a saída binária do terminal e cole-a em um novo arquivo:

testes/programa.bin

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Passo 2: Compilar o Hardware e o Testbench

iverilog -o sim/simulacao.out sim/tb_riscv_processor.v rtl/*.v

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Passo 3: Executar a Simulação

vvp sim/simulacao.out

A saída mostrará o estado final dos 32 registradores no terminal.

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Resultado Esperado

Os valores nos registradores exibidos na saída final devem corresponder ao comportamento esperado do programa em Assembly, validando o funcionamento do processador.